Cascode SiC JFET 上 LLC 初级侧实测能跑到 1 MHz，真正的坎是 “关断 dv/dt”

我先联网检索 Cascode SiC JFET 在 LLC 中的实测资料与器件特性，再按模板成稿。

这篇报道源自安森美的应用笔记，我并行读中文原文与英文原始文档。

我继续读应用笔记的前后章节，取死区、ZVS、损耗与测试条件。

我再核对器件手册参数与 Cascode 工作机制，保证表格数据可溯源。

先说能落地的那句判断：Cascode SiC JFET 完全可以放在 LLC 变换器初级侧，实测在 400 V 母线、75 ns 死区、约 990 kHz 开关频率下，励磁电流峰值 10 A 时 ZVS 稳定维持且裕量充足；但它不是 “换上就完事” 的器件 ——关断 dv/dt 才是这套方案的核心变量，10 A 关断时实测 dv/dt 达 31.4 V/ns，一旦跑到过谐振、开关电流上到 30 A 以上，就必须靠并联电容缓冲（C-snubber）把 dv/dt 压下来。安森美 AND90415 给出的实测结论很干脆：220 pF 的 Cds 能把 dv/dt 压掉约一半，并且在 400 kHz、36 A 开关电流下把总损耗拉低约 10 W；代价是 ZVS 所需的最小换流时间变长，死区要留够。说白了，这颗器件的优势是低导通电阻 + 低 Coss + 0–12 V 标准栅极驱动，短板是低 Cgd 让传统 “加栅极电阻” 这一招失效，只能从漏源并联电容入手。

一、LLC 初级侧为什么盯上 CJFET：三个需求正好对上三个特性

LLC 初级侧的需求	CJFET 的对应特性	对设计的意义
高压母线（400 V / 800 V 数据中心）	750 V、1200 V 耐压档位齐全	400 V 母线留足裕量，800 V 母线可用 1200 V 器件
导通损耗要低	同封装下 Rds (on) 业界最低	少并联、省 PCB 面积
高频下仍能 ZVS	Coss 小、栅极电荷低（0–12 V 驱动）	死区可以做短，频率上得去

同封装导通电阻对比（TOLL 封装，25 °C / 125 °C，单位 mΩ，数据取自 AND90415 图 1）：

器件类型	25 °C	125 °C
700 V Si MOSFET	20	40
600 V GaN HEMT	55	70
650 V SiC MOSFET	45	52
750 V SiC MOSFET	33	37
750 V SiC CJFET（UJ4SC075005L8S）	5.4	9.2

这张表的读法是：在相同封装里，CJFET 用更低的电阻顺带多拿了 100 V 耐压。 对 LLC 来说，导通损耗直接决定轻载到半载区间的效率曲线，这一项省下来的余量，可以拿去换更高的开关频率。

二、Cascode 是怎么把 “常开” 变成 “常闭” 的

导通：给低压硅 MOSFET 的栅极加 12–15 V，LVMOS 沟道先通，Vds 迅速降到接近 0 V；而 0 V 正好是 SiC JFET 的导通电压，JFET 随之导通，整颗器件进入低阻态。
关断：LVMOS 栅极置 0 V，漏极高压通过 JFET 传过来，把 LVMOS 的 Vds 抬起来；这个反向电压实际变成了 JFET 的栅源负压，超过夹断电压后 JFET 沟道夹断，剩下的高压由 JFET 独自承担。
结果：对外表现为一颗 “标准栅极驱动、常闭” 的高压器件，可以直接替换 Si IGBT 或超结 MOSFET 的驱动电路。

理解这两段很重要，因为它解释了一个实操现象：驱动参数好调，但 dv/dt 不好调。原因就在下一节。

三、真正的难点：dv/dt 由电流和电容决定，而不由栅极电阻决定

半桥结构下，关断瞬间的 dv/dt 近似为：

dv/dt ≈ Isw / [2 × (Coss(HV) + Cds)]

其中 Coss (HV) 是 Vds 高压段那个 “电容相对平坦区” 的平均输出电容，测试器件 NTBT023N075CJ4（TOLT 封装）在该区间约为 160 pF。

代入 10 A，得到 10 / (2 × 160 pF) ≈ 31 V/ns—— 与实测的 31.4 V/ns 基本吻合。这条式子也说明两件事：

dv/dt 与开关电流成正比：电流翻倍，dv/dt 基本翻倍。LLC 工作在谐振频率以上时，初级关断的不只是励磁电流，还有折算到初级的负载电流，这就是为什么 “过谐振工况” 最容易出问题。
加大 Rg 基本没用：CJFET 的 Cgd 极低，栅极电阻主要影响栅极电流，对 Vds 斜率几乎没有约束力。要压 dv/dt，只能在漏源之间并电容。

按 “dv/dt 不超过 20 V/ns” 这条常见工程红线反推：10 A 场景下不加 Cds 是 31 V/ns，需要 Cds ≥ 100 pF；要留更多裕量就上 220 pF。

四、实测平台：先把次级侧 “摘掉”，只留初级侧变量

这套硬件不是完整 LLC，而是一个空载半桥谐振平台：母线电容 + 半桥 + 谐振电容 Cr + 励磁电感 Lm，没有负载电流。这样做的目的是把次级整流、变压器漏感、输出电容这些因素全部排除，只测初级侧器件的死区需求与开关损耗。

换不同 Lm，就等价于换不同励磁电感，从而得到不同开关电流 Isw；
需要模拟 “过谐振、负载电流参与关断” 的工况时，把 Im_pk 抬到超出正常设计范围即可；
每个器件的驱动电压与开通 / 关断电阻都单独调过，保证在测试的最小开关电流、75 ns 死区下实现 ZVS；
驱动参数：Vgs = 0～12 V，Rgon = Rgoff = 5 Ω。

这个平台的边界要讲清楚：它测的是励磁电流引起的损耗，不含负载电流引起的损耗，所以读出来的数字是 “初级侧基线”，不能直接当整机效率。

五、三组实测：条件、结果、能说明什么

组别	关键条件	结果
第一组	Vdc 400 V，Fsw ≈ 990 kHz，Tdt 75 ns，Lm 5 µH，Im_pk 10 A，不加 Cds	ZVS 维持且裕量充足；实测 dv/dt = 31.4 V/ns，与公式估算一致
第二组	1 MHz 档，每管并 220 pF Cds，换 4 µH 利兹线空心电感，Isw ≈ 12 A	加了缓冲电容后，在更大开关电流下仍有充裕死区裕量
第三组	Fsw 400 kHz，Vdc 250→425 V 扫开关电流，对比有无 220 pF	dv/dt 降约一半；总损耗下降，Isw ≈ 20 A 时差异不明显，Isw ≈ 36 A 时差值约 10 W

第三组还暴露了一个容易被忽略的事实：在 1 MHz 频段，损耗大头其实是磁性件的绕组 ESR。测试里电感的 ESR 在几百毫欧量级，这部分铜损比器件损耗更显眼。也就是说，跑到 1 MHz 之后，先别急着换器件，先把电感换成利兹线、把绕组 ESR 压下去，收益更直接。

六、C-snubber 的收益与代价，得摊开算

维度	不加 Cds	加 220 pF Cds
关断 dv/dt	高（10 A 时 31.4 V/ns）	约降一半
过冲与振荡倾向	强，易激发持续振铃	明显受控
EMI	压力大	改善
ZVS 最小换流时间 Tr	短	变长（10 A + 220 pF 时约 35 ns）
死区 Tdt	可短	必须大于 Tr 并留时间容差裕量（实测取 75 ns）
开关损耗	高电流关断时偏大	降低（缓冲支路分流，V-I 重叠面积变小）
附加损耗	—	ZVS 下几乎不额外产生，关断存储能量在开通前回馈母线

关键在最后一行：C-snubber 不是耗散型缓冲。在 ZVS 保持的前提下，它存的那点能量会在同一管开通前回送到母线，所以它不产生额外开关损耗，反而因为把部分电流引到缓冲支路、减小了器件电流，降低了关断损耗。RC 缓冲也能压振铃，但它靠电阻耗能，在 LLC 这种效率敏感场合不划算。

七、把实测变成设计规则：七条可执行清单

先算 dv/dt，再决定要不要 Cds：用 dv/dt ≈ Isw/[2 (Coss (HV)+Cds)]，把最高开关电流代入，别只按额定负载算。
覆盖瞬态工况：启动、负载跳变、故障保护这些时刻关断电流可能远超稳态，设计阶段排除不掉，就默认加 Cds。
按 Tr 反推死区：Tr ≥ 2 (Coss (tr)+Cds) Vds/Isw，控制器死区必须大于 Tr，再叠加驱动路径延时差、阈值差异、开通 / 关断电阻不对称带来的时间容差。
Cds 从 100 pF 起步、220 pF 验证：10 A 场景要 ≤20 V/ns 至少 100 pF；实测用 220 pF 在 1 MHz、12 A 下仍有余量。
布局优先压功率回路电感：稳态下 31.4 V/ns 不出问题，前提是回路电感已优化；布局不干净，再大的 Cds 也压不住尖峰。
磁性件与器件同步优化：1 MHz 下绕组 ESR 是主要损耗源，利兹线、空心电感、绕法都要一起改。
别指望 Rg 调 dv/dt：CJFET 的 Cgd 太低，栅极电阻调不出斜率，最多影响开关延时与振铃阻尼。

八、四个容易踩的坑

把空载平台数据当整机效率：这套平台不含负载电流损耗，读数是初级侧基线。
只看稳态不看瞬态：过谐振、启动、短路保护才是 dv/dt 的高发段。
加大 Cds 却不加死区：ZVS 换流时间变长，死区没跟上就会出现硬开关，损耗反而上升。
忽略 Cascode 内部交互：JFET 与 LVMOS 共封装，栅极回路与功率回路的寄生参数会参与开关过程，layout 与器件选型要一起看。

九、结论

Cascode SiC JFET 在 LLC 初级侧的价值，已经被实测站住了：400 V 母线、1 MHz 量级、ZVS 可用、导通电阻显著低于同封装竞品。它真正的工程门槛不在 “能不能用”，而在 “关断 dv/dt 怎么管”—— 低 Cgd 让栅极电阻失效，只能靠漏源并联电容；而并了电容，就要同步放大死区、覆盖瞬态工况、优化功率回路与磁性件。一句话：这颗器件给你更高的频率和更低的导通损耗，代价是你必须把 dv/dt 和死区当成一等设计变量来算。

【相关 FAQ】

问题 1：Cascode SiC JFET 放在 LLC 拓扑初级侧，实测能跑到多高的开关频率？

回答 1：安森美 AND90415 的硬件实测在 400 V 直流母线、75 ns 死区下跑到约 990 kHz，接近 1 MHz；此时励磁电流峰值 10 A，ZVS 维持且裕量充足，实测关断 dv/dt 为 31.4 V/ns。结论是该器件适用于开关频率在 1 MHz 范围内的 LLC 变换器初级侧，但频率继续往上要重新核对死区、Coss 与磁性件损耗。

问题 2：为什么 Cascode SiC JFET 在 LLC 里不能靠加大栅极电阻来控制关断 dv/dt？

回答 2：因为 CJFET 的 Cgd 极低，栅极电阻主要限制栅极电流，对 Vds 的上升斜率几乎没有约束力。LLC 初级侧的关断 dv/dt 近似等于 Isw/[2 (Coss (HV)+Cds)]，与开关电流成正比、与漏源总电容成反比。所以要压 dv/dt，正确做法是在器件漏源之间并联电容缓冲（C-snubber），而不是调 Rg。

问题 3：在 LLC 初级侧给 Cascode SiC JFET 并 C-snubber，硬件实测的收益和代价分别是什么？

回答 3：收益有三点：220 pF 的 Cds 可把关断 dv/dt 降低约一半；高开关电流下总损耗下降（400 kHz、约 36 A 时差值约 10 W）；过冲、振荡与 EMI 倾向受控。代价是 ZVS 最小换流时间变长（10 A 配 220 pF 时约 35 ns），死区必须相应加大并留时间容差裕量，实测取 75 ns；此外 Cds 选大了会压缩死区裕量，需要和驱动路径延时一起核算。

问题 4：做 Cascode SiC JFET 的 LLC 硬件实测，为什么先用空载半桥平台而不是整机？

回答 4：因为整机 LLC 的次级整流、变压器漏感、输出电容都会掺进损耗与波形里，很难分离出 “初级侧器件 + 死区” 这一个变量。空载半桥谐振平台只保留母线、半桥、谐振电容与励磁电感，通过换 Lm 得到不同开关电流，等价于模拟不同励磁电感；把 Im_pk 抬高还能模拟过谐振时负载电流参与关断的工况。代价是它不含负载电流损耗，读数只能作为初级侧基线，不能直接当整机效率。

【参考资料】

[2026-11-12]（详解 Cascode SiC JFET 在 LLC 拓扑中的应用：硬件实测与验证）21ic 电子网

[2026-10-28]（UF4C120070B7S Silicon Carbide Cascode JFETs 产品页）安森美

[2026-10-22]（碳化硅赋能浪潮教程：SiC Cascode JFET 与 SiC Combo JFET 深度解析）力源芯城 ICBase

[2026-07-15]（斩获 “EESTAR 方案之星”！安森美 30kW AI 电源方案破解高密度供电瓶颈）电子工程世界 EEWorld

[2025-09-28]（UHB50SC12E1BC3N 1200 V / 19 mΩ SiC JFET 半桥模块产品页）安森美

[2025-03-29]（A Framework for Online Estimation of High Frequency Converter Circuit Parameters）Electronics Letters（Wiley）

（无标注日期）（Using Cascode SiC JFETs in LLC Primary，AND90415/D 应用笔记）安森美

（无标注日期）（Silicon Carbide Cascode JFET – EliteSiC 1200 V / 70 mΩ，UJ3C120070K4S 数据手册）安森美

The Institution of Engineering and Technologyonsemi免责声明

本文依据公开的应用笔记、厂商产品资料与行业报道整理，实测数据来自安森美 AND90415 所述测试平台（400 V 母线、空载半桥、75 ns 死区），其结论针对特定型号与特定工况，不代表所有 Cascode SiC JFET 或所有 LLC 设计；器件参数、损耗与 dv/dt 会随封装、布局、驱动与散热条件变化。文中设计方法与数值为工程参考，不构成对具体产品性能的担保或采购、投资建议，实际设计请以最新数据手册与自有实测为准。

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